Twitter凍結 Twitter社への手紙

Twitter 日本支社・米国本社 御中

 

電話番号で凍結させられる上に、凍結の該当のTwittetも示さず公開議論が出来ないTwitterが本当にダメだと思う。

 

私は、長年派遣低賃金に苦しめられていました。

ルネサスRH850を時給1100円でつくり。

d○c●m◎球体ドローンディスプレイのFPGA論理設計をほぼ一人で完了。

派遣で一人でLSI設計を3ヶ月で完了させて一発動作させたこともあります。

法律案を厚生労働省に手紙で提出をしました。

その法律が制定させる時、馬鹿な国会議員議員がこちらの意見も聞かず質問を投げ捨て法律が制定されるわけです。

丸山ほだか議員ですけど。この間、北方領土で発言をして問題になりましたが。

 

Twitterはいったい何のツールなのでしょうか。

我々が別のサービスを開始させた方が良いでしょうか。

御社の頭の悪さに閉口します。

 


I think it's really bad to have a Twitter that can be frozen by phone number and doesn't show the relevant Twittet for freezing.

 

I have been suffering from low wages for many years.

I made Renesas RH850 for 1100 yen per hour.

The FPGA logic design of the d○c●m◎ drone display is completed almost alone.

I have been dispatched to complete LSI design in 3 months and have made it work.

When the legislation is enacted, stupid legislators don't listen to these opinions and throw away questions, and legislation is enacted.

It is Marukayama Hodaka.

During this time, it was a problem to speak in the northern territory.

 

What kind of tool is Twitter?

Should we start another service?

Close to your company's head.

 

令和元年八月十三日

退社

3年半勤めた会社を、本日付で退社します。

今までありがとうございました。

会社側の依頼(?)で閉鎖していたこのBLOGですが、しがらみがなくなったので公開します。

働くということに関して、皆さんに是非読んでいただきたい、HPがあります。

http://homepage3.nifty.com/54321/labor.html

会社に限らず、世界社会全体にいえることですが、対等な礼儀がほしいものです。

「愛はどこ〜」と同じで、旅をしていても一生かかっても見つけられないのかもしれません。

意外と、その辺の石ころにあるのかもしれません。

それでは。

また、はじめまして。

FFT/窓関数の組み込みチェック 方法を考えてみた。

FFTの入力タイミングチェック
(1)
Index=0 のInput にreal=0x7FFF imag=0 を入力する。それ以外は、real/imag=0 を入れる
 出力のrealのみにプラスのDC信号=0x7FFFが出ることを確認する。
 
(2)
Index=0 のInput にimag=0x8000 real=0 を入力する。それ以外は、real/imag=0 を入れる
 出力のimagのみにマイナスのDC信号=0x8000が出ることを確認する。

(3)
Index=1 のInput にreal=0x7FFF real=0 を入力する。それ以外は、real/imag=0 を入れる
 出力がFFT1周期のreal=sin波 imag=cos波 が2周期以上でていることを確認する。

窓関数のタイミングチェック
Inputに全てreal=0x7FFF imag=0x7FFFの信号を入力する。
窓関数メモリの、Index0のみ0xFFFFにする。
 出力のreal/imagそれぞれに、プラスのDC信号=0x7FFFが出ることを確認する

CPUのつくりかたfor VHDL 3回目 出力をまとめる

出力をまとめてみます。
入力信号A,Bの信号が足し算されて、出力がCにまとめてでます。

entity C1-3 is
    port(
         RST_N   : in  std_logic;
         TRIG    : in  std_logic;
         IN_A    : in  std_logic;
         IN_B    : in  std_logic;
         OUT_C   : out std_logic_vector(1 downto 0);
    )
end C1-3;
architecture rtl of C1-3 is
begin
	process(RST_N,TRIG)
	begin
		if RST_N='0' then
			OUT_C <="00";
		elsif(rising_edge(TRIG)) then
			OUT_C(0)<=IN_A xor IN_B;
			OUT_C(1)<=IN_A and IN_B;
		end if;
	end process;
end rtl;

CPUのつくりかたfor VHDL 2回目 2進数一桁の足し算

次に足し算をしてみよう。
電源をいれたら、出力が0になって、
トリガを入力したら、
入力信号A,Bの信号が足し算されて、一桁目が出力C1、二桁目が出力C2にでる。

entity C1-2 is
    port(
         RST_N   : in  std_logic;
         TRIG    : in  std_logic;
         IN_A    : in  std_logic;
         IN_B    : in  std_logic;
         OUT_C1  : out std_logic;
         OUT_C2  : out std_logic;
    )
end C1-2;
architecture rtl of C1-2 is
begin
	process(RST_N,TRIG)
	begin
		if RST_N='0' then
			OUT_C1<='0';
			OUT_C2<='0';
		elsif(rising_edge(TRIG)) then
			OUT_C1<=IN_A xor IN_B;
			OUT_C2<=IN_A and IN_B;
		end if;
	end process;
end rtl;